IBM Unveils Sub-1nm Chip

來源： MIT Technology Review 原文日期： 2026-06-25

中文摘要

IBM 宣布開發出原型晶片，在指甲大小的面積上集成約 1000 億個電晶體，密度為 2021 年技術的兩倍。新架構稱為「奈米堆疊」（nanostack），採用垂直堆疊兩層電晶體的互補場效應電晶體（CFET）設計，相较前代技術可提升 50% 運算能力並降低 70% 能耗。此技術採用 15 原子厚的奈米片通道、9 奈米間距，IBM 稱之為「0.7 奈米」節點（行銷命名）。合作夥伴將包括半導體製造商，預計十年內廣泛應用於數據中心。

關鍵洞察

從「縮小」到「往上堆疊」的典範轉移：電晶體已接近量子力學極限，業界轉向 3D 垂直堆疊

IBM CFET 的精密對齊優勢：相比 AMD 3D V-Cache 的獨立層鍵合，IBM 方法可實現更精確的層間對齊

熱預算是核心挑戰：第二層製程需控制在 400°C 以下，避免熔化底層連接

良率問題：多層結構使故障率高於單層晶片，成本考量不可忽視

原文關鍵句（英文保留）

> "It's not just an incremental step. It's a meaningful leap forward." — Jay Gambetta, IBM Research Director

對 CJ 哥的價值

半導體產業投資分析中，CFET 技術將延長摩爾定律 10-15 年

企業數據中心規劃需考慮新一代晶片的能效提升對 TCO 的影響

AI 運算基礎設施採購策略應關注 sub-1nm 晶片的時程與成本效益